La « loi » qui définissait la fabrication des puces depuis des décennies s'est retrouvée dans un cul-de-sac • The Register


Fonctionnalité En 1965, Gordon Moore a publié un court article informel, Cramming more components on integrated circuits.

Dans ce document, il a noté (PDF) qu'en trois ans, le coût optimal par composant sur une puce avait diminué d'un facteur 10, tandis que le nombre optimal avait augmenté du même facteur, passant de 10 à 100. Basé sur pas beaucoup plus mais ces quelques points de données et sa connaissance du développement des puces de silicium – il était responsable de la R&D chez Fairchild Semiconductors, la société qui devait lancer la Silicon Valley – il a déclaré que pour la prochaine décennie, le nombre de composants par zone pourrait doubler chaque année. En 1975, pour autant qu'il en ait l'air, jusqu'à 65 000 composants tels que des transistors pouvaient tenir sur une seule puce ne coûtant pas plus que les puces à 100 composants au moment de la publication.

Il avait raison. De plus, à mesure que les transistors rétrécissaient, ils consommaient moins d'énergie et fonctionnaient plus rapidement, ce qui a entraîné d'énormes améliorations durables des coûts et des performances. En 1975, huit ans après avoir quitté Fairchild pour co-fonder Intel, Moore a révisé sa "loi", en fait juste une observation, à un doublement tous les deux ans. Mais les autres prédictions de son article original sur les révolutions de l'informatique, de la communication et de l'électronique générale s'étaient confirmées. L'industrie des puces avait la mesure parfaite pour viser une étape vertueuse et continue comme aucune autre.

Depuis lors, selon le professeur Erica Fuchs de l'Université Carnegie Mellon, "la moitié de la croissance économique aux États-Unis et dans le monde a également été attribuée à cette tendance et aux innovations qu'elle a permises dans l'ensemble de l'économie". Pratiquement toute l'industrie, la science, la médecine et tous les aspects de la vie quotidienne dépendent désormais d'ordinateurs toujours plus rapides, moins chers et plus répandus.

Le professeur Fuchs a une remarque supplémentaire à faire : la loi de Moore est morte.

Beaucoup ne sont pas d'accord, en particulier les fabricants de puces. Mais même s'il n'est pas mort, la loi de Moore semble mal en point, Intel ayant mis cinq ans au lieu de deux pour effectuer sa dernière transition de nœud de processus. Et la loi de Moore semble être sous assistance respiratoire de plus en plus chère. Une étude de 2018 menée par des chercheurs du MIT et de Stanford a conclu que la recherche et le développement consacrés au maintien du taux de croissance des semi-conducteurs ont été multipliés par 18 depuis le début des années 1970, avec une efficacité toujours plus faible. Pourtant, avec Intel publiant une nouvelle feuille de route jusqu'en 2025 et promettant trois nouvelles itérations de technologie de puce, et TSMC et Samsung promettant également un mouvement rapide dans la plage de 1 nm et au-delà, que se passe-t-il réellement ?

La taille du problème

Les fabricants de puces modernes spécifient leurs processus en nanomètres, ce qui a longtemps été un moyen pratique de décrire la longueur d'une caractéristique particulière dans le transistor à effet de champ métal-oxyde semi-conducteur (MOSFET) standard au cœur de la logique intégrée. Ces dispositifs planaires ont une construction simple en couches. Une zone de commutation, appelée porte, se trouve sous une zone commutée appelée canal source-drain, et une tension sur la première commute le courant dans la seconde. La taille de la caractéristique – disons, 22 nm – faisait référence à la plus petite longueur de grille, d'où le nombre de transistors pouvant tenir dans une zone particulière.

Vers le milieu des années 1990, cependant, la physique a commencé à devenir inutile. Les MOSFET sont configurés en paires complémentaires (CMOS) dans des puces logiques, où l'une s'éteint et l'autre s'allume pour en faire un logique, et vice-versa pour un zéro. Cela signifie qu'ils n'utilisent de l'énergie que lors de la commutation, et non lorsqu'ils maintiennent un état, ce qui signifie que plusieurs millions de transistors pourraient être placés sur une puce sans qu'elle ne brûle. Mais à un certain point, à mesure que les transistors deviennent plus petits, ils deviennent moins bons pour isoler la tension et le courant de fuite augmente, tout comme de nombreux matériaux deviennent transparents lorsqu'ils sont suffisamment minces. Le bruit devient également un problème, tout comme le temps de retard de la grille – la vitesse à laquelle une tension sur la grille commute le canal, donc la vitesse à laquelle le transistor fonctionne – et tandis que divers correctifs techniques comme les diélectriques à K élevé – une isolation plus mince avec de meilleures performances – prolongé la durée de vie des transistors planaires dans les plages supérieures de 20 nm, de nouvelles structures non 2D étaient nécessaires.

Le premier grand changement a été appelé génériquement le FinFET, où le canal n'est plus plat mais dépasse comme une nageoire de la surface de la puce. Cela permet à la grille de couvrir plus d'une surface du canal, augmentant le couplage entre elles sans avoir besoin d'une isolation plus fine, augmentant la densité et réduisant le retard de la grille. Démontrées pour la première fois dans un processus de 28 nm en 2002 par TMNC, diverses architectures FinFET ont été adoptées par tous les fabricants de puces haut de gamme. Intel, par exemple, a introduit son FinFET à grille sur trois côtés dans l'architecture Ivy Lake de 22 nm de 2012.

Sans mesure de longueur de porte simple, cependant, la taille de la caractéristique a perdu toute signification physique qu'elle avait et est devenue juste un nom pour chaque nouveau processus. Cela rendait les comparaisons des processus 14, 10, 7 et 5 nm de différents fabricants difficiles, Intel se mettant particulièrement désavantagé en étiquetant avec précision mais inutilement les itérations successives qui n'impliquaient pas de changement d'étape comme 10+, 10++ etc. en termes de performances, les conceptions étaient équivalentes ou supérieures au 7 nm de ses concurrents. La société s'est récemment réalignée sur l'industrie, avec une feuille de route descendant à 2 nm ou, comme elle l'appelle maintenant 20A – un angström étant une unité de longueur d'un dixième de nanomètre.

À titre de comparaison, le processus 5 nm de Samsung, 5LPE, a été introduit en 2018 et comporte des transistors distants d'environ 57 nm et une densité de 127 millions de transistors par mm carré. Le processus 5 nm 2019 de TSMC, N5, a un pas de 48 nm et 178 millions de t/mm2. La nouvelle feuille de route d'Intel met son processus équivalent, Intel 4, en 2021 avec environ 200 millions de t/mm2.

La physique du FinFET ne sera pas mise à l'échelle lorsque la largeur de l'ailette descendra en dessous d'environ 5 nm, ce qui sera au niveau des nœuds de 3 nm de la plupart des entreprises. Le mouvement actuel, par Intel et d'autres sur leurs propres chemins à 2 nm d'ici 2026 ou avant, est d'étendre le concept FinFET à Gate All Around – GAA – qui, comme son nom l'indique, intègre le canal dans une couche de porte presque complète. Les transistors ressemblant de plus en plus à de très petits cylindres, la même technologie est également appelée nanoruban ou nanofeuilles.

Des travaux sont également en cours avec GAA pour fusionner partiellement les deux transistors du commutateur d'état CMOS standard en une seule structure combinée avec des couches partagées appelée complémentaire ou CFET. À la limite théorique, cela pourrait doubler la densité de transistors utile, et peut aller de 2 nm à 1 nm, mais personne ne s'y est encore engagé ni dans des conceptions similaires.

Dans une nouvelle tentative pour garder le nez de Moore au-dessus de la surface, des techniques d'emballage avancées telles que le face-à-face, où deux puces sont empilées, de haut en haut, doublent le nombre de transistors dans un seul boîtier – mais pas par mm carré de silicium./

L'industrie a décidé de ce qu'elle veut faire. Le problème est de savoir comment : la physique est encore plus sévère sur les lignes de production que les architectures à ces échelles.

Les grands défis

Les puces sont fabriquées par étapes. La plaquette de silicium brut passe par un chemin complexe de lithographie, de revêtement, de gravure, de dépôt et de test, le tout dans des conditions différentes, mais à condition qu'aucun processus ne puisse être endommagé par des événements ultérieurs. et ne peut pas être répété après des étapes plus sensibles. Pour mettre les choses en perspective, 2 nm est la largeur de seulement 10 atomes de silicium, et beaucoup de choses doivent fonctionner à cette échelle.

La lithographie est peut-être le plus gros problème – comment les puces de silicium sont imprimées. Un film mince d'une laque résistante photosensible est appliqué à la surface d'une puce, et un motif de lumière l'éclaire ensuite à travers un masque. Un agent de gravure ronge ensuite la réserve non exposée, exposant les parties du silicium définies par le masque. Ces zones exposées sont ensuite traitées de manière appropriée pour en faire le bon type de composé pour leur part dans le circuit fini.

Aux faibles tailles de caractéristiques nanométriques, chaque partie de cela est difficile. Les films filés peuvent être aussi minces que 5 nm, ou environ 50 atomes d'épaisseur, mais s'ils ne forment pas une couche parfaitement lisse sans bosses ni creux, le processus d'exposition sera défectueux. La lumière utilisée pour exposer les couches devra être un ultraviolet extrême, EUV, qui a une longueur d'onde suffisamment courte pour créer les minuscules caractéristiques. Les usines les plus récentes à ce jour ont utilisé une lumière UV moyenne à 193 nm, qui, grâce à une variété de réglages optiques et de processus, peut créer des fonctionnalités avec un pas d'environ 40 nm.

TSMC et Samsung ont tous deux commencé à utiliser EUV sur leurs lignes 5 nm pour certains mais pas tous les processus. TSMC a déclaré publiquement qu'il utilisait EUV pour les connexions inter-couches, les contacts et les motifs métalliques qui connectent les composants, ainsi que pour marquer les endroits où d'autres caractéristiques doivent être découpées.

Pour aller plus loin, cependant, EUV devra peut-être passer à plusieurs masques par plaquette, car une lumière suffisante à une résolution suffisante ne peut pas être délivrée à la fois sur une plaquette entière. Moins de lumière signifie des temps d'exposition plus longs, ce qui réduit le débit et donc le profit, et le double masquage implique également des étapes supplémentaires avec le même effet. Tout cela doit se produire avec une précision beaucoup plus élevée qu'auparavant, créant de sérieux défis d'ingénierie.

Pour remédier à cela, l'industrie étudie différentes manières de traiter plus précisément les zones d'une puce en utilisant une gravure et un dépôt au niveau atomique ou moléculaire, au lieu d'exposer à plusieurs reprises l'intégralité de la plaquette à chaque étape différente. Avec la possibilité de cibler des zones spécifiques, il est possible d'identifier et de corriger les défauts de surface, améliorant ainsi le rendement et le débit. Tous ces procédés sont actuellement expérimentaux.

L'inspection et les tests sont également problématiques. L'inspection optique n'a pas la résolution de trouver tous les problèmes, tandis qu'une autre technique utilisée, le balayage d'un circuit avec un faisceau d'électrons comme en microscopie électronique, a la résolution mais n'a pas la vitesse nécessaire pour une ligne de fabrication. Une autre technique, la diffraction des rayons X, est utilisée dans les laboratoires ; c'est la même idée que celle utilisée pour déterminer la structure de l'ADN en 1952. Un faisceau étroit de rayons X, qui ont un dixième de la longueur d'onde de l'EUV, est projeté sous différents angles à travers la plaquette ; les motifs de diffraction formés lors de son passage à travers différentes zones de densité électronique peuvent être analysés pour révéler la structure. Bien que capable d'une grande précision, d'une utilisation dans des systèmes 3D avec des fonctionnalités enfouies et d'applications particulières pour des systèmes comme la mémoire avec des structures très régulières, l'utilisation pour des lignes de laboratoire est actuellement infaisable en raison du coût, de la taille et du manque de vitesse. Comme pour l'inspection par faisceaux électroniques, où des efforts sont déployés pour créer des outils multifaisceaux, les travaux sont en cours.

La fin de tout

Malgré l'optimisme de l'industrie, le chemin vers le 2 nm en 2025 n'est pas garanti. Et l'économie de la fabrication de puces a déjà radicalement changé – un rapport du Center for Security and Emerging Technology (CSET) estime que sur les trois derniers nœuds de TSMC – 10, 7 et 5 nm – le coût d'une puce équivalente est resté largement stable. à 274 $, 233 $ et 238 $. Le coût d'une plaquette est passé d'environ 6 000 $ à 17 000 $, mais le plus grand nombre de puces par plaquette a compensé cela. Cependant, lors de la transition à trois nœuds de 65 nm à 40 nm à 28 nm, le coût par plaquette n'a augmenté que d'un tiers, passant de 2 000 $ à 3 000 $, tandis que par puce a chuté des deux tiers, passant de 1 428 $ à 453 $. Ces jours sont révolus et ne reviendront pas.

Même s'il reste encore deux ou trois cycles à travers les transistors, les emballages et les changements architecturaux, les moteurs que Gordon Moore a vus pour le silicium ont été remplacés par la force de l'habitude. Quelles alternatives existe-t-il ?

L'Institut des ingénieurs électriciens et électroniciens (IEEE) suit les technologies prometteuses grâce à son initiative « Au-delà du CMOS » de la feuille de route internationale pour les dispositifs et les systèmes (IRDS). Il présente des technologies distinctes pour le stockage et la logique, en les classant en production, prototype et émergent. Sur les cinq prototypes de technologies de stockage, la plupart sont dans cet état depuis des décennies, comme la RAM à changement de phase (PCRAM), avec une seule entrant dans la catégorie More Moore. C'est le Spin Transfer Torque (STT-RAM) qui est un dispositif assez complexe qui présente le plus d'intérêt car il promet d'être robuste et rapide, mais pas immédiatement compétitif avec la DRAM ou intrinsèquement plus évolutif. Sur les sept technologies émergentes, aucune n'est proche de la production, et encore moins de rattraper le silicium d'ici 2025.

Pour la logique, la situation n'est pas moins prometteuse. Outre un certain nombre de conceptions de FET non CMOS mais toujours au silicium de style assez conventionnel, la liste des technologies émergentes comprend des lasers à transistors, Domain Wall Logic – un réseau sans transistor de fils magnétiques minuscules, d'excitoniques, d'ondes de spin, d'isolant topologique – et certains 11 technologies qui sont généralement la dernière idée nouvelle dans des domaines de recherche établis de longue date, comme la spintronique et l'optronique.

Ce n'est pas seulement qu'il n'y a pas de leader clair pour continuer la loi de Moore une fois la CMOS épuisée, c'est qu'il n'y a même pas une meute d'espoirs. La loi de Moore a induit plus d'un demi-siècle d'investissements intensifs pour améliorer le CMOS, dont les résultats finaux sont des lignes de production finement réglées pour créer des puces d'un milliard de transistors à l'échelle atomique, avec un arsenal d'outils et d'expertise autour d'eux. Aucune technologie encore en laboratoire ne va dépasser cela d'ici 2025.

De nouveaux développements se poursuivront, en particulier dans l'informatique non générale telle que l'IA et l'analyse numérique, car les architectures sont adaptées à des tâches particulières. Mais sur tous les fronts, l'économie et la physique de la loi de Moore ne s'appliquent plus. Cela a été une course folle, aussi importante que la révolution industrielle, et il y a beaucoup de choses à régler pour les générations à venir. Mais le grand moteur qui nous a mis sur la nouvelle voie se tait, et le moment est venu de dire – non Moore. ®



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